[Paper Review] Via-in-One TSV: 9층 웨이퍼 적층 3D 메모리 아키텍처

S. Morein (SAIMEMORY), P. Mahji, W. Gilmore (Intel), C.-L. Lu 외 (Powerchip, AP Memory) — VLSI 2025

들어가기 전에: 메모리를 쌓는다는 것

이 논문은 메모리 칩을 여러 층 쌓을 때, 층과 층을 잇는 수직 통로를 어떻게 만들 것인가라는 질문에 대한 새로운 답을 제시한다. 반도체를 잘 모르는 사람도 따라올 수 있도록 필요한 개념부터 하나씩 짚어보자.

DRAM과 로직 칩

컴퓨터 안의 칩은 역할에 따라 크게 둘로 나뉜다.

• 로직(logic) 칩: CPU나 GPU처럼 계산과 제어를 담당하는 칩. 요리사에 해당한다.
• 메모리 칩: 계산에 쓸 데이터를 저장해두는 칩. 그중 DRAM은 전원이 켜져 있는 동안 데이터를 아주 빠르게 읽고 쓸 수 있는 메모리로, 요리사 옆의 조리대에 해당한다.

요리사가 아무리 손이 빨라도 조리대가 좁거나 재료를 가져오는 통로가 좁으면 요리 속도는 거기에 묶인다. AI 모델은 방대한 데이터를 끊임없이 주고받기 때문에, 요즘은 GPU의 계산 속도보다 메모리와 데이터를 주고받는 속도가 전체 성능을 좌우하는 경우가 많다.

HBM: 메모리를 아파트처럼 쌓다

HBM(High Bandwidth Memory, 고대역폭 메모리)은 이 병목을 풀기 위해 DRAM 칩 여러 장을 수직으로 쌓고, GPU 바로 옆에 붙여 놓은 메모리다. 대역폭(bandwidth)은 한 번에 주고받을 수 있는 데이터의 양으로, 도로에 비유하면 차선 수와 제한 속도를 곱한 값이다. HBM은 칩을 쌓아 같은 면적에 더 많은 메모리를 넣고, 수천~수만 개의 연결 통로를 동시에 뚫어 차선 수를 크게 늘린 셈이다.

TSV: 칩을 관통하는 엘리베이터

칩을 쌓았다면 층과 층 사이에 신호와 전기가 오갈 통로가 필요하다. 이것이 TSV(Through-Silicon Via, 실리콘 관통 전극)다. 실리콘 칩에 머리카락보다 가는 구멍을 수직으로 뚫고, 그 안을 구리 같은 금속으로 채워 위아래를 전기적으로 연결한다. 아파트 각 층을 잇는 엘리베이터 통로라고 생각하면 된다.

µbump와 티어

• µbump(마이크로 범프): 위 칩의 TSV와 아래 칩의 단자를 이어주는 아주 작은 금속 돌기(땜납 공). 층과 층 사이의 연결 고리다.
• 티어(tier): 적층 구조에서 한 층을 가리키는 말.

CoW와 WoW

칩을 쌓는 방식도 두 가지가 있다.

• CoW(Chip on Wafer): 웨이퍼에서 잘라낸 칩을 하나씩 집어 다른 웨이퍼 위에 쌓는 방식. 현재 HBM이 주로 쓰는 방식이다.
• WoW(Wafer on Wafer): 웨이퍼 전체를 통째로 겹쳐 붙인 뒤 나중에 한꺼번에 자르는 방식.

퓨전 본딩과 하이브리드 본딩

두 표면을 붙이는 방법에도 차이가 있다.

• 퓨전 본딩(fusion bonding): 매끈하게 갈아낸 산화막(SiO₂)끼리 직접 맞붙이는 방식. 금속 연결 없이 절연막만 붙인다. 아주 매끈한 유리판 두 장이 저절로 달라붙는 것과 비슷하며, 열처리를 하면 원자 간 결합이 생겨 한 덩어리처럼 단단해진다.
• 하이브리드 본딩(hybrid bonding): 산화막과 구리 패드를 동시에 맞붙여, 붙이는 순간 전기 연결까지 함께 만드는 방식.

이 논문의 핵심 아이디어는, 붙일 때는 전기 연결을 신경 쓰지 않고 퓨전 본딩으로 층부터 전부 쌓은 다음, 전기 연결은 나중에 한 번에 뚫어서 만든다는 것이다.

배경: 왜 새로운 TSV 아키텍처가 필요한가

현재 HBM은 CoW(Chip on Wafer) 방식을 사용한다. 각 DRAM 다이에 TSV를 개별적으로 뚫고, µbump로 연결한 뒤 적층한다. 차세대에는 WoW(Wafer on Wafer) 와 하이브리드 본딩을 조합한 방식이 논의되고 있다.

문제는 두 방식 모두 각 티어마다 독립적인 TSV와 추가 패드 금속층이 필요하다는 점이다. 층마다 구멍을 뚫고, 금속을 채우고, 연결용 패드를 만들고, 정렬해서 붙이는 과정을 반복해야 한다.

적층 수가 늘어날수록 이것이 왜 치명적인지는 간단한 계산으로 알 수 있다. 예를 들어 한 층을 연결하는 공정의 성공률(수율)이 99%라고 하자. 8층을 쌓으면 모든 층이 성공할 확률은 0.99를 8번 곱한 약 92%로 떨어진다. 16층이면 약 85%다. 게다가 층은 서로 이어져 있어서, 한 층의 연결 불량이 그 아래 모든 층을 쓸 수 없게 만든다. 층마다 공정을 반복하는 만큼 비용도 함께 늘어난다.

이 논문은 Via-in-One이라는 개념을 제안한다. 여러 장의 웨이퍼를 먼저 모두 쌓은 뒤, TSV를 한 번에 전층 관통시키는 방식이다.

아파트에 비유하면 차이가 분명하다. 기존 방식은 한 층을 올릴 때마다 그 층의 엘리베이터 통로를 따로 만들고, 아래층 통로와 정확히 맞춰 이어붙이는 식이다. Via-in-One은 건물 골조를 모두 올린 뒤, 꼭대기에서 바닥까지 엘리베이터 통로를 한 번에 뚫는 방식이다.

Via-in-One 아키텍처 구조

공정 흐름

1. Oxide Trench 형성: DRAM 웨이퍼에 산화막으로 채운 홈(트렌치, 85×10µm²)을 만든다. 표면 평탄도는 10nm 이하로 관리한다. 나중에 TSV가 지나갈 길을 실리콘 대신 산화막으로 미리 만들어 두는 단계로, 이후 한 번의 산화막 식각으로 여러 층을 관통할 수 있게 해준다.
2. Fusion Bonding: Logic 웨이퍼와 DRAM 웨이퍼를 산화막-산화막 직접 접합으로 붙인다. µbump는 사용하지 않는다.
3. 웨이퍼 박형화: 각 DRAM 층의 실리콘을 약 3µm까지 극도로 얇게 갈아낸다. 원래 웨이퍼 두께는 약 0.7mm이므로, 두께의 99% 이상을 갈아내는 셈이다.
4. 반복 적층: F2B(Face-to-Back) 방식으로 DRAM 웨이퍼를 반복해서 퓨전 본딩한다. Face는 회로가 새겨진 앞면, Back은 실리콘 기판 뒷면이다. 새 웨이퍼의 앞면을 아래 웨이퍼의 뒷면에 붙인다는 뜻이다.
5. Via-in-One TSV 식각: 모든 웨이퍼를 관통하는 TSV를 한 번의 식각 공정으로 형성하고, 각 층의 Contact Ring과 연결한다. 식각(etching)은 화학 반응이나 플라즈마로 물질을 원하는 모양대로 깎아내는 공정이다.
6. 후면 배선 및 패드 형성: 맨 아래에서 외부와 연결될 배선과 패드를 만든다.

Fig. 1의 왼쪽과 오른쪽을 비교해보자. 왼쪽 기존 방식은 층마다 짧은 TSV와 µbump가 계단처럼 이어져 있다. 오른쪽 Via-in-One은 긴 TSV 하나가 모든 DRAM 층을 곧게 관통한다.

3µm가 얼마나 얇은가

층당 실리콘 두께 약 3µm는 머리카락 굵기(약 70~100µm)의 수십 분의 일이다. 기존 HBM에서 DRAM 다이 두께가 수십 µm인 것과 비교하면 약 10배 얇다. 이렇게 얇게 만들 수 있는 이유는 트랜지스터가 실제로 동작하는 영역이 웨이퍼 표면의 아주 얕은 층뿐이기 때문이다. 나머지 두꺼운 실리콘은 만드는 동안 웨이퍼를 받쳐주는 역할만 한다.

실리콘이 얇으면 TSV도 짧아지고, 뚫어야 할 구멍의 깊이 대비 폭 비율이 줄어 더 가늘고 촘촘한 TSV를 만들 수 있다.

구조적 특징

• TSV 피치: 20µm 미만. 피치는 이웃한 TSV 중심 사이의 간격이다.
• Si 두께: 층당 약 3µm (기존 HBM TSV 구조 대비 10배 얇음)
• Contact Ring: 각 DRAM 층에서 TSV와 접촉하는 금속 링. O-type과 C-type 두 가지 설계를 비교했다.
• 모든 DRAM BEoL 배선층이 TSV 버스에 직접 연결: 별도의 중계 패드층이 필요 없다. 버스(bus)는 여러 부품이 신호를 공유하는 공용 전선이라는 뜻이다.

BEoL(Back-End of Line) — 반도체 제조 공정에서 트랜지스터를 만든 이후의 금속 배선 공정. 트랜지스터를 만드는 앞 단계(FEoL)가 도시의 건물을 짓는 일이라면, BEoL은 건물 사이에 여러 층의 도로와 전선을 까는 일이다. 신호와 전원을 소자에 연결하는 다층 금속 배선 구조를 만든다.

8Hi는 8 high, 즉 DRAM 8층을 쌓았다는 뜻이다. Fig. 3은 맨 아래 로직 웨이퍼가 교통정리 역할을 하며 8개 DRAM 층과 데이터를 주고받는 구조를 보여준다. IP는 반도체 설계에서 재사용 가능한 회로 설계 블록을 말한다.

손바닥 위에 올리면 엄지손톱 조금 넘는 크기(15.4×11.1mm)의 칩 한 층에 TSV가 13,700개나 들어간다. I/O(Input/Output)는 데이터가 드나드는 입출력 통로다.

O-type vs C-type Contact Ring

TSV가 각 DRAM 층을 관통할 때, 그 층의 금속 배선과 전기적으로 연결되어야 한다. 이때 TSV를 둘러싸고 접촉하는 금속 구조를 Contact Ring이라고 한다. 긴 막대(TSV)가 층을 지날 때마다 막대에 끼워진 고리(링)가 그 층의 전선과 이어주는 모습을 떠올리면 된다.

• O-type: 알파벳 O처럼 완전히 닫힌 링 구조. TSV를 빙 둘러 접촉하므로 접촉 면적이 넓어 저항이 낮다.
• C-type: 알파벳 C처럼 한쪽이 트인 링 구조. 만들기는 쉽지만 접촉 면적이 좁아 저항이 높다.

접촉 저항은 두 도체가 맞닿는 경계에서 전기가 흐르기 어려운 정도다. 맞닿는 면적이 넓을수록 전기가 지나갈 길이 넓어져 저항이 낮아진다. 측정 결과 O-type이 C-type 대비 접촉 저항이 40% 낮아 O-type이 채택되었다.

실험 결과

적층 품질 확인

CSAM(공초점 주사 음향 현미경)은 초음파를 쏘아 물체 내부를 들여다보는 장비다. 병원에서 초음파로 몸속을 보는 것과 원리가 같다. 초음파는 물질 경계에 빈틈(기포)이 있으면 강하게 반사되므로, 붙인 면 사이에 공기 방울이 갇혔는지를 칩을 자르지 않고 확인할 수 있다. 9층을 쌓는 동안 모든 접합면에 기포가 없었다는 것은 퓨전 본딩이 매우 깨끗하게 이루어졌다는 뜻이다.

퓨전 본딩은 표면이 조금만 울퉁불퉁해도 제대로 붙지 않는다. 산화막 트렌치 부분은 연마 과정에서 접시처럼 오목하게 패이기(dish) 쉬운데, 그 깊이를 10nm(머리카락 굵기의 약 1만 분의 1) 미만으로 억제해 주변 실리콘 표면만큼 평평하게 만들었다.

Fig. 7은 실제로 쌓은 구조를 잘라서 전자현미경으로 찍은 단면이다. 얇은 층들이 차곡차곡 쌓여 있고, 수직 통로가 그 층들을 관통하는 모습을 확인할 수 있다.

전기적 특성

모든 층에서 Contact Ring의 정규화 저항이 10% 이내 편차를 보여 우수한 연결 균일성을 확인했다. 정규화 저항은 서로 비교하기 쉽도록 기준값으로 나눈 상대적인 저항값이다. 층마다 연결 저항이 거의 같다는 것은, 위층이든 아래층이든 TSV가 고르게 잘 연결됐다는 뜻이다. TSV-to-Landing Pad(맨 아래 착지 패드까지), TSV-to-Ring 2, TSV-to-Ring 3&4 경로 모두 안정적인 저항값을 기록했다.

신뢰성 검증

만들자마자 잘 동작하는 것과, 몇 년 동안 뜨거워졌다 식었다를 반복하며 계속 잘 동작하는 것은 다른 문제다. 그래서 반도체는 가혹한 조건에서 오랜 사용을 압축해 시험하는 신뢰성 테스트를 거친다.

• EM(Electromigration, 전기이동) 테스트: 가느다란 금속 배선에 전류가 오래 흐르면, 흐르는 전자들이 금속 원자를 조금씩 밀어내 배선에 빈틈이 생기고 결국 끊어질 수 있다. 강물이 오랜 시간 강바닥의 모래를 쓸어가는 것과 비슷하다. TSV와 Contact Ring 모두 10년 사용 기준으로 링당 최대 허용 전류(Imax) 6mA 초과 조건을 통과했다.
• 열충격 시험(TC-C1000): 칩을 매우 낮은 온도와 높은 온도 사이로 1000번 오가게 해, 재료마다 늘어나고 줄어드는 정도가 달라 생기는 균열을 확인하는 시험이다. 1000사이클 후에도 데이지 체인(수많은 연결부를 한 줄로 이어 하나라도 끊기면 바로 드러나게 만든 시험 회로) 저항 변화가 허용 범위 안에 머물렀다.
• 기능 검증: 실제 DRAM으로서 데이터 읽기/쓰기가 정상 동작했고, 전원 전압(Vdd) 0.95V~1.2V 전 범위에서 통과했다.

Upstream/Downstream은 전류가 흐르는 방향(위로 흐를 때와 아래로 흐를 때)을 뜻한다. 전기이동은 전자가 흐르는 방향에 따라 손상 위치가 달라지므로 두 방향 모두 시험한다.

CP(Chip Probing)는 칩에 가느다란 탐침을 대고 전기 신호를 넣어 동작을 확인하는 검사다. Shmoo 플롯은 전압과 속도 같은 두 조건을 가로·세로로 바꿔가며 통과/실패를 격자에 칠한 지도로, 칩이 어떤 조건 범위에서 안정적으로 동작하는지 한눈에 보여준다. 통과 영역이 넓을수록 여유 있게 동작한다는 뜻이다.

성능 요약

표의 낯선 항목을 풀어보면 이렇다.

• 데이터 전송 에너지(pJ/bit): 데이터 1비트를 옮기는 데 드는 에너지. pJ(피코줄)은 1조 분의 1 줄이다. 작을수록 전력 효율이 좋다.
• 메모리 대역폭 밀도(Tb/s/mm²): 칩 면적 1mm²당 1초에 주고받을 수 있는 데이터 양. Tb(테라비트)는 1조 비트다. 같은 면적에서 얼마나 넓은 도로를 낼 수 있는지를 나타낸다.
• 전력 밀도(W/mm²): 면적당 소비 전력. 높으면 열이 한곳에 몰려 냉각이 어려워진다.

핵심 기여

기존 방식과의 차이점은 다음과 같다. 기존 HBM은 각 DRAM 다이마다 개별 TSV를 형성하고 µbump로 연결한다. Via-in-One은 모든 층을 먼저 퓨전 본딩으로 쌓은 뒤 TSV를 단 한 번의 공정으로 전층 관통시킨다.

이 구조가 가져오는 이점은 다음과 같다.

1. 공정 단순화: 적층 수에 관계없이 TSV 공정이 1회뿐이다. 층이 늘어도 구멍 뚫는 공정은 늘지 않는다.
2. 신호/전원 무결성 향상: 모든 BEoL 배선이 TSV에 직접 연결되어 경로가 최소화된다. 전기 신호가 거쳐야 할 연결부가 적을수록 신호가 덜 왜곡되고 전압 손실도 줄어든다.
3. 낮은 커패시턴스: Via와 주변 Si 사이 거리가 커져 기생 커패시턴스가 줄어든다. 기생 커패시턴스는 원치 않게 전선 주변에 전하가 쌓이는 효과로, 신호가 바뀔 때마다 이 전하를 채우고 비워야 해서 속도가 느려지고 전력이 낭비된다. 전선과 주변 도체 사이가 멀수록 작아진다.
4. 비용 절감: µbump가 없어지고 중계 패드층도 필요 없다.

남은 기술 과제는 8층 전체를 관통하는 TSV를 식각할 때 각 층의 Contact Ring 금속이 산화막 식각 환경에 노출되는 문제다. 산화막은 깎아내야 하지만 중간중간 지나가는 금속 링은 손상 없이 남아야 한다. 이처럼 깎을 물질은 잘 깎고, 남길 물질은 덜 깎는 정도의 차이를 식각 선택비라고 하며, 이를 얼마나 정밀하게 제어하느냐가 8층 전층 관통의 핵심이다.

용어 정리