[Paper Review] HBM4 패키지 개발의 도전과제

Yeontaek Hwang et al., “High Bandwidth Memory 4 (HBM4) Package Development Challenges,” SK hynix Inc. / SK hynix America Inc., VLSI 2025.

AI 시대가 가속화되면서 HBM(High Bandwidth Memory)의 중요성은 더욱 커지고 있다. 2016년 NVIDIA P100에 처음 탑재된 이후, HBM은 매 세대마다 대역폭과 용량을 동시에 끌어올리며 AI 가속기의 핵심 부품으로 자리잡았다. 이 논문은 SK hynix가 HBM4 개발 과정에서 직면한 패키지 엔지니어링 도전과제를 다룬다.

반도체를 잘 모르는 사람도 읽을 수 있도록, HBM이 무엇이고 패키지가 왜 어려운지부터 차근차근 짚어보자.

들어가기 전에: HBM과 패키징의 기초

AI에게 메모리가 왜 중요한가

AI 모델이 답을 만들 때 GPU는 수천억 개의 숫자(모델 파라미터)를 메모리에서 꺼내 계산하고, 결과를 다시 메모리에 넣는 일을 쉴 새 없이 반복한다. 요리사(GPU)가 아무리 빨라도, 창고(메모리)에서 재료를 가져오는 통로가 좁으면 요리 속도는 통로에 묶인다. 이를 메모리 병목이라고 한다. 오늘날 AI 시스템에서는 GPU의 계산 속도보다 이 데이터 운반 속도가 성능을 좌우하는 경우가 많다.

HBM의 구조

HBM은 이 통로를 넓히기 위해 만든 메모리다. 구조를 아래에서부터 보면 이렇다.

• DRAM 다이: 데이터를 저장하는 메모리 칩 한 장. 웨이퍼라는 실리콘 원판에서 잘라낸 조각을 다이(die)라고 부른다.
• 적층(stacking): DRAM 다이를 아파트처럼 여러 장 수직으로 쌓는다. 12단이면 12층 아파트다.
• 베이스 다이(base die, 로직 다이): 맨 아래층에서 위의 DRAM들을 제어하고 GPU와 신호를 주고받는 관리실 역할의 칩. 논문에서는 Core Die(DRAM 다이)와 구분해 부른다.
• TSV(실리콘 관통 전극): 각 다이를 수직으로 관통하는 금속 통로. 층을 잇는 엘리베이터다.
• 마이크로 범프(μbump): 위아래 다이의 단자를 이어주는 아주 작은 땜납 돌기.
• 인터포저(interposer): HBM과 GPU를 나란히 올려놓고 둘을 수만 개의 가는 배선으로 촘촘히 이어주는 연결판.

즉 HBM은 칩을 쌓아 좁은 면적에 많은 메모리를 넣고, GPU 바로 옆에 붙여 통로를 짧고 넓게 만든 메모리다.

패키징이란

패키징(packaging)은 완성된 칩을 외부와 연결하고, 보호하고, 열을 빼내고, 여러 칩을 한데 묶는 모든 공정을 말한다. 예전에는 칩을 플라스틱으로 감싸는 포장 정도로 여겨졌지만, 칩을 쌓고 옆에 붙이는 시대가 되면서 패키징은 성능을 좌우하는 핵심 기술이 됐다. 이 논문이 다루는 도전과제도 트랜지스터 자체가 아니라, 칩을 쌓고 붙이고 감싸는 과정에서 생기는 기계적·열적 문제다.

열팽창과 CTE

물질은 뜨거워지면 늘어나고 차가워지면 줄어든다. 여름에 철로 이음매에 틈을 두는 이유다. 온도가 1°C 오를 때 길이가 얼마나 늘어나는지를 나타내는 값이 CTE(Coefficient of Thermal Expansion, 열팽창계수)이고, 단위로 흔히 ppm/°C를 쓴다. ppm은 백만분의 1이므로, 3ppm/°C는 1°C 오를 때 길이가 백만분의 3만큼 늘어난다는 뜻이다.

문제는 CTE가 다른 물질을 붙여놓았을 때 생긴다. 온도가 바뀌면 한쪽은 많이 늘어나고 다른 쪽은 적게 늘어나려 하는데, 서로 붙어 있으니 마음대로 늘어날 수 없다. 그 결과 내부에서 서로 잡아당기고 밀어내는 힘, 즉 응력(stress)이 생기고, 판 전체가 휘기도 한다. 온도계에 쓰이는 바이메탈이 휘는 원리와 같다. 이를 CTE 미스매치라고 한다.

반도체 패키지는 실리콘, 구리, 땜납, 플라스틱 수지, 유기 기판 등 CTE가 제각각인 재료로 이루어져 있고, 제조 중 수백 °C까지 가열됐다가 식는다. 그래서 CTE 미스매치로 인한 열기계적 스트레스(thermo-mechanical stress)는 패키징의 영원한 숙제다.

워피지

워피지(warpage)는 얇은 판이 평평하지 않고 휘어 있는 정도다. 얇은 칩일수록 감자칩처럼 쉽게 휜다. 휘어 있으면 위아래 단자가 서로 맞닿지 않아 연결 불량이 생긴다.

HBM 세대별 성능 로드맵

HBM4의 핵심 변화는 I/O 수를 기존 1024개에서 2048개로 두 배 늘린 것이다. I/O(Input/Output)는 데이터가 드나드는 입출력 통로 하나하나를 말한다. I/O 속도는 HBM3E와 동일한 8 Gbps를 유지하면서 I/O 수를 늘려 최대 대역폭 2048 GB/s를 달성했다. 세대별 주요 스펙은 아래와 같다.

표를 읽는 법을 짚어보자.

• Gbps(gigabits per second)는 통로 하나로 1초에 보낼 수 있는 비트 수, GB/s는 1초에 보낼 수 있는 바이트 수다. 1바이트는 8비트다.
• 대역폭은 도로의 차선 수 × 차선당 속도 와 같다. HBM4는 차선당 속도(8 Gbps)는 그대로 두고 차선 수(I/O)를 두 배로 늘렸다.
• 실제로 계산해보면, 2048개 통로 × 8 Gbps = 16,384 Gbps이고, 이를 8로 나눠 바이트로 바꾸면 2048 GB/s가 된다. HBM3E도 같은 방식으로 1024 × 8 ÷ 8 = 1024 GB/s다.

한편 거대 언어 모델(LLM)의 크기가 커지면서 용량 확보도 중요해졌다. 용량은 DRAM 칩 한 장에 더 많은 데이터를 담는 실리콘 공정 개선과 함께, 더 많은 다이를 쌓는 패키징 기술 혁신으로 달성된다. HBM4에서는 이를 위한 12단 스태킹이 핵심 개발 과제로 떠올랐다.

도전 1: 12단 스태킹 — 얇아지는 다이와 좁아지는 갭

HBM의 총 높이는 720μm로 고정되어 있다. GPU 옆에 나란히 놓이는 다른 부품들과 높이를 맞춰야 하기 때문이다. 높이가 정해진 상자 안에 층을 더 넣으려면 층 하나하나를 얇게 만들 수밖에 없다. 스택 수가 늘어날수록 개별 다이 두께와 다이 간 갭(C2C BLT, Chip-to-Chip Bond Line Thickness)은 줄어든다. C2C BLT는 위 칩과 아래 칩 사이 틈의 두께, 즉 접합층 두께다.

Fig. 2를 보면 스택 수가 증가할수록 칩 두께와 C2C BLT가 함께 감소하는 관계가 명확히 드러난다. 같은 높이의 책장에 책을 두 배로 꽂으려면 책도, 책 사이 간격도 절반으로 줄여야 하는 것과 같다. 이는 두 가지 핵심 문제를 낳는다.

다이 워피지(Die Warpage): 다이가 얇아질수록 열처리 과정에서 휘어지기 쉬워진다. 두꺼운 책보다 종이 한 장이 쉽게 휘는 것과 같다. 워피지가 생기면 마이크로 범프의 위치가 틀어져 위아래 단자가 맞닿지 않는 접합 불량으로 이어진다.

갭 충전(Gap Fill) 품질: 쌓은 칩 사이의 틈은 비워두지 않고 언더필(underfill)이라는 수지로 채운다. 언더필은 범프 주변을 감싸 충격과 습기로부터 보호하고, 칩과 칩을 기계적으로 단단히 묶어주며, 열이 빠져나가는 통로 역할도 한다. C2C BLT가 줄어들수록 이 수지(MUF, Molded Underfill)가 좁은 틈을 구석구석 균일하게 채우기 어려워진다. 틈 사이에 수지가 들어가지 못한 빈 공간, 즉 보이드(void)가 생기면 열이 빠져나가지 못하고 기계적 신뢰성도 함께 떨어진다. 빨대처럼 좁은 틈일수록 꿀을 끝까지 흘려넣기 어려운 것과 비슷하다.

MR-MUF 공정

SK hynix는 HBM2E부터 사용해온 MR-MUF(Mass Reflow–Molded Underfill) 공정을 고도화해 이 문제를 해결했다. 공정은 4단계로 이루어진다.

1. 플럭스 디핑: 범프 끝을 플럭스(flux)에 살짝 담근다. 플럭스는 금속 표면의 산화막을 없애 땜납이 잘 붙게 돕는 약품이다.
2. 고속 다이 어태치: 다이를 빠르게 집어 정해진 위치에 차례로 올려 쌓는다. 이때는 아직 녹여 붙이지 않고 가볍게 올려두기만 한다.
3. 배치 리플로우(~260°C): 쌓아둔 다이들을 오븐처럼 가열해 한꺼번에(mass) 범프를 녹여 붙인다. 리플로우는 땜납을 녹였다가 굳혀 연결하는 공정이다. 층마다 따로 가열하지 않으니 칩이 받는 열 부담이 줄어든다.
4. 웨이퍼 레벨 몰딩: 액체 수지를 흘려 넣어 칩 사이 틈을 채우고 전체를 감싼 뒤 굳힌다.

이 공정을 최적화해 12단 스태킹에서도 보이드 없는(void-free) 패키징을 달성했다.

어떻게 확인했나: C-SAM과 데이지 체인

신뢰성 검증은 C-SAM(Confocal Scanning Acoustic Microscopy) 분석과 데이지 체인 저항 측정으로 이루어졌다.

C-SAM은 초음파를 이용해 내부 보이드를 비파괴적으로 확인하는 기법이다. 병원 초음파 검사처럼, 초음파는 물질 사이에 빈틈이 있으면 강하게 반사되므로 칩을 자르지 않고도 속에 공기 방울이 있는지 볼 수 있다. 초기 조립 직후(T0)와 프리컨디션(아래 설명) 후 모두 층간 보이드가 없음을 확인했다.

💡 데이지 체인 저항(Daisy Chain Resistance)이란? 수백~수천 개의 마이크로 범프를 직렬로 연결해 하나의 긴 회로를 만든 테스트 구조다. 크리스마스 전구 줄처럼, 중간에 단 하나의 범프라도 불량이 생기면 전체 저항이 급격히 올라가므로 접합부 전체의 무결성을 한 번에 검증할 수 있다. 저항 분포가 초기(T0)와 동일하게 유지된다면 모든 접합부가 정상임을 의미한다.

그래프에 등장하는 세 가지 신뢰성 테스트는 칩이 수년간 겪을 가혹한 환경을 짧은 시간에 압축해 재현하는 시험이다.

• 프리컨디션(precondition): 칩이 공장에서 보관·운송되며 공기 중 습기를 머금은 뒤, 기판에 납땜될 때 고온을 겪는 상황을 흉내 낸다. 머금은 습기가 순간적으로 수증기가 되며 내부를 부풀릴 수 있어서 중요한 시험이다.
• uHAST(무바이어스 고가속 스트레스 시험): 전압을 걸지 않은 채 고온·고습·고압 환경에 오래 두어 습기로 인한 부식이나 박리를 가속한다.
• TC(Temperature Cycling, 열 사이클링): 차가운 온도와 뜨거운 온도를 수백~수천 번 오가게 해, CTE 차이로 반복되는 늘어남·줄어듦에 연결부가 버티는지 본다. 철사를 계속 구부렸다 펴면 끊어지는 것처럼, 반복 응력은 접합부를 피로하게 만든다.

Fig. 4 그래프는 가로축이 저항값, 세로축이 누적 비율인 분포 그래프다. 테스트 전(T0)과 후의 곡선이 거의 겹친다는 것은 테스트를 거친 뒤에도 저항이 올라간 접합부가 거의 없다는 뜻이다. 세 가지 테스트 모두에서 이런 결과가 나왔다는 것은, C2C BLT 감소로 범프 설계를 바꿨음에도 접합 무결성이 유지됐음을 의미한다.

도전 2: Advanced Packaging과의 열기계적 스트레스 상호작용

HBM은 전통적으로 실리콘 인터포저(Silicon Interposer, CoWoS-S) 위에 GPU/TPU와 함께 조립된다. CoWoS(Chip on Wafer on Substrate)는 TSMC의 대표적인 패키징 기술로, 실리콘 인터포저 위에 칩들을 올리고 그 전체를 기판 위에 올리는 구조다.

그런데 AI 시스템의 연산 요구가 커지면서 하나의 패키지에 더 많은 AI 칩(ASIC, 특정 용도 전용 칩)과 HBM을 넣어야 하고, 이를 위해 인터포저 크기를 키워야 한다. 실리콘 인터포저는 웨이퍼에서 잘라 만드는데, 크게 만들수록 한 웨이퍼에서 나오는 개수가 줄고 결함이 끼어들 확률도 높아져 수율과 비용 문제가 커진다. 그래서 대안 기술이 산업 전반에서 주목받고 있다.

세 가지 주요 기술을 비교하면 다음과 같다.

• 실리콘 인터포저 (CoWoS-S): 기존 표준. 실리콘으로 만든 인터포저 위에 HBM과 로직 다이를 조립한다. 인터포저의 CTE가 칩과 같은 실리콘(약 3 ppm/°C)이라 열팽창 미스매치가 최소화된다.
• 실리콘 브리지 (Silicon Bridge): 저렴한 유기 기판 위에, 칩과 칩을 촘촘히 이어야 하는 부분에만 작은 실리콘 조각(브리지)을 박아 넣는 하이브리드 방식. 전체를 실리콘으로 만드는 것보다 확장성이 좋지만, 실리콘 브리지와 유기 기판의 CTE가 섞여 있어 응력 분포가 복잡해진다.
• Advanced Substrate: 실리콘 대신 유기 기판(organic substrate, 에폭시 수지 계열 재료로 만든 기판) 위에 미세 배선을 직접 만드는 방식. 넓은 면적에서 비용 효율이 높고 확장성이 뛰어나지만, CTE가 실리콘보다 훨씬 크다(15~20 ppm/°C 수준).

논문은 동일한 칩 배치(플로어플랜, floorplan), 동일한 패키지 크기에서 세 기술을 사용했을 때 HBM이 받는 열기계적 스트레스를 시뮬레이션으로 비교했다.

Fig. 5(d~f)는 응력 분포도(contour)다. 일기예보의 기온 지도처럼 색이 곧 응력의 크기를 나타내며, 빨간색에 가까울수록 응력이 크다. 실리콘 인터포저(d)에서는 코너부에 국한되던 응력이, 실리콘 브리지(e)와 Advanced Substrate(f)에서는 넓은 영역으로 퍼져나가는 것을 확인할 수 있다. 사각형 칩의 모서리는 늘어남과 줄어듦이 가장 크게 누적되는 곳이라 응력이 집중되기 쉽다.

Fig. 6의 정량 비교에서 Advanced Substrate의 스트레스 증가가 특히 두드러진다. 맨 아래 베이스 다이와 위의 DRAM 다이(Core Die) 모두 실리콘 인터포저 대비 약 1.35~1.39배 높은 스트레스를 받는다.

휘는 정도는 같은데, 스트레스는 왜 다른가

여기서 한 가지 중요한 인사이트가 있다. 패키지 전체의 워피지 거동을 살펴보면 이야기가 달라진다.

Fig. 7을 보면 세 기술의 패키지 워피지 프로파일이 거의 동일하다. 즉 전체 패키지가 얼마나 휘는지는 기판 종류에 크게 영향을 받지 않는다.

그런데도 내부 다이 스트레스가 차이 나는 이유는, 스트레스가 전체 변형이 아니라 HBM과 그 바로 아래 기판 사이의 국소적인 CTE 미스매치에서 비롯되기 때문이다. 비유하자면, 커다란 고무판(기판) 위에 유리 조각(HBM)을 붙이고 온도를 바꾸는 상황이다. 판 전체가 휘는 모양은 비슷해 보여도, 고무가 유리보다 훨씬 많이 늘어나고 줄어들려고 하면 유리 조각이 붙은 경계에서는 강한 힘이 걸린다. 논문의 CTE 측정 결과 실리콘 브리지는 2.3배, Advanced Substrate는 2.7배 높은 CTE를 보였다.

즉 패키지가 얼마나 휘었나라는 겉모습만 보고 안심하면 안 되고, 칩이 실제로 붙어 있는 자리에서 받는 힘을 따로 봐야 한다는 것이다.

도전 3: ELK 스트레스 — HBM4만의 새로운 위협

HBM4에는 소비 전력 절감을 위해 로직 베이스 다이에 ELK(Extremely Low-k) BEOL 층이 처음 도입됐다. ELK 유전체는 유전율을 낮추기 위해 다공성(porous) 구조를 가지므로, 기계적 강도가 일반 Low-k 소재보다 훨씬 약하다.

💡 BEOL과 ELK란? BEOL(Back-End of Line) 은 반도체 제조 공정 중 배선 단계를 가리킨다. 트랜지스터를 만드는 앞단(FEOL)이 도시의 건물을 짓는 일이라면, BEOL은 그 위에 수십 층의 도로망(구리 배선)을 까는 일이다. 배선 사이는 전기가 새지 않도록 절연체(유전체)로 채우는데, 이 절연체의 유전율(k)이 높으면 이웃한 배선끼리 전기적으로 간섭하고, 신호가 바뀔 때마다 불필요한 전하를 채웠다 비워야 해서 속도가 느려지고 전력이 낭비된다. 그래서 k값이 낮은 절연체가 유리하다. ELK(Extremely Low-k) 는 k값을 극도로 낮추기 위해 유전체 내부에 미세한 구멍을 잔뜩 만든 소재다. 공기는 유전율이 가장 낮은 물질 중 하나라서, 구멍이 많을수록 k가 낮아진다. 그러나 스펀지처럼 구멍이 많아질수록 기계적 강도가 크게 떨어져 외부 스트레스에 쉽게 금이 가거나 층이 벗겨진다는 단점이 있다.

Fig. 8(a)는 시뮬레이션 방법론을 잘 보여준다. 패키지 전체(SiP, System in Package) 규모는 수 cm인데, ELK 층은 두께가 nmμm 수준이다. 이렇게 크기가 수천수만 배 차이 나는 대상을 한 번에 계산하기는 불가능에 가깝다. 그래서 논문은 지도 앱에서 확대하듯 단계적으로 들어간다. 먼저 패키지 전체가 어떻게 휘는지 계산하고, 그 결과를 HBM의 마이크로 범프 영역에 옮겨 적용한 뒤, 범프 하나 주변만 정밀하게 계산해 ELK 층이 받는 응력을 뽑아낸다. 이를 멀티스케일(multiscale) 접근법이라고 한다.

Fig. 8(b)는 마이크로 범프 바로 아래에 ELK 층이 깔려 있는 구조를 보여준다. 범프는 위의 DRAM과 아래 베이스 다이를 잇는 연결부이므로, 패키지가 휘거나 늘어나며 생긴 힘이 범프를 타고 곧바로 그 아래의 약한 ELK 층으로 전달된다.

Fig. 8(c)의 결과가 핵심이다. 막대는 ELK 스트레스, 선은 CTE 미스매치를 나타내는데, 둘이 기판 종류에 따라 함께 증가하는 강한 상관관계를 보인다. 특히 Advanced Substrate에서 ELK 스트레스가 실리콘 인터포저 대비 2.5배에 달한다. 이는 단순한 공정 최적화로 흡수하기 어려운 수준이다.

논문은 이에 대해 실리콘 칩 설계와 패키지 설계를 따로 하지 말고, 설계 단계에서부터 ELK 스트레스 완화 방법을 함께 반영하는 co-design(공동 설계)이 필요하다고 결론짓는다.

정리하며

이 논문이 제시하는 메시지는 명확하다. HBM4 이후의 메모리 발전은 단순한 공정 미세화만으로는 달성될 수 없다. 다이 스태킹, 패키지 기술, 소재 선택, 실리콘 설계가 함께 공동 최적화(co-optimization) 되어야 한다.

특히 두 가지 결과가 인상적이었다.

첫째, 패키지 워피지는 기판 종류에 무관하게 비슷하지만 내부 다이 스트레스는 크게 다르다는 점이다. 패키지 수준의 거시적 지표만으로 신뢰성을 판단하면 안 된다는 교훈을 준다.

둘째, 전력을 아끼기 위한 ELK 도입이라는 소자 수준의 변화가, 패키지 통합 환경에서는 예상치 못한 신뢰성 위협으로 이어진다는 점이다. 칩 안쪽의 선택이 바깥 패키지와 맞물려 문제를 만들 수 있으니, 앞으로 소자와 패키지 설계가 더욱 긴밀하게 연계되어야 함을 시사한다.

HBM의 발전이 단지 메모리 스펙 경쟁이 아니라, 소재·공정·설계가 얽혀 있는 복잡한 엔지니어링 문제임을 다시 한번 실감하게 해주는 논문이었다.

용어 정리