[Paper Review] HBM4 패키지 개발의 도전과제

Yeontaek Hwang et al., “High Bandwidth Memory 4 (HBM4) Package Development Challenges,” SK hynix Inc. / SK hynix America Inc., VLSI 2025.

AI 시대가 가속화되면서 HBM(High Bandwidth Memory)의 중요성은 더욱 커지고 있다. 2016년 NVIDIA P100에 처음 탑재된 이후, HBM은 매 세대마다 대역폭과 용량을 동시에 끌어올리며 AI 가속기의 핵심 부품으로 자리잡았다. 이 논문은 SK hynix가 HBM4 개발 과정에서 직면한 패키지 엔지니어링 도전과제를 다룬다.

HBM 세대별 성능 로드맵

HBM4의 핵심 변화는 I/O 수를 기존 1024개에서 2048개로 두 배 늘린 것이다. I/O 속도는 HBM3E와 동일한 8 Gbps를 유지하면서 I/O 수를 늘려 최대 대역폭 2048 GB/s를 달성했다. 세대별 주요 스펙은 아래와 같다.

한편 LLM 모델 크기 증가로 인해 용량 확보도 중요해졌다. 이는 실리콘 공정 개선과 함께 더 많은 다이를 쌓는 패키징 기술 혁신으로 달성된다. HBM4에서는 이를 위한 12단 스태킹이 핵심 개발 과제로 떠올랐다.

도전 1: 12단 스태킹 — 얇아지는 다이와 좁아지는 갭

HBM의 총 높이는 720 μm로 고정되어 있다. 스택 수가 늘어날수록 개별 다이 두께와 다이 간 갭(C2C BLT, Chip-to-Chip Bond Line Thickness)은 줄어들 수밖에 없다.

Fig. 2를 보면 스택 수가 증가할수록 칩 두께와 C2C BLT가 함께 감소하는 trade-off 관계가 명확히 드러난다. 이는 두 가지 핵심 문제를 야기한다.

다이 워피지(Die Warpage): 다이가 얇아질수록 열처리 과정에서 휘어지기 쉬워진다. 워피지가 발생하면 마이크로 범프 정렬이 틀어지고 접합 불량으로 이어진다.

갭 충전(Gap Fill) 품질: C2C BLT가 줄어들수록 MUF(Molded Underfill) 소재가 좁은 간격을 균일하게 채우기 어려워진다. 보이드(void)가 발생하면 열 방출과 기계적 신뢰성이 동시에 저하된다.

SK hynix는 HBM2E부터 사용해온 MR-MUF(Mass Reflow–Molded Underfill) 공정을 고도화하여 이를 해결했다. 플럭스 디핑 → 고속 다이 어태치 → 배치 리플로우(~260°C) → 웨이퍼 레벨 몰딩의 4단계 공정을 최적화해, 12단 스태킹에서도 void-free 패키징을 달성했다.

신뢰성 검증은 C-SAM(Confocal Scanning Acoustic Microscopy) 분석과 데이지 체인 저항 측정으로 이루어졌다. C-SAM은 초음파를 이용해 내부 보이드를 비파괴적으로 확인하는 기법으로, 초기 조립(T0)과 프리컨디션 후 모두 층간 void가 없음을 확인했다.

💡 데이지 체인 저항(Daisy Chain Resistance)이란? 수백~수천 개의 마이크로 범프를 직렬로 연결해 하나의 긴 회로를 만든 테스트 구조다. 중간에 단 하나의 범프라도 불량이 생기면 전체 저항이 급격히 올라가므로, 접합부 무결성을 일괄적으로 검증할 수 있다. 저항 분포가 초기(T0)와 동일하게 유지된다면 모든 접합부가 정상임을 의미한다.

Fig. 4의 데이지 체인 저항 결과는 특히 주목할 만하다. 세 가지 신뢰성 테스트(프리컨디션, uHAST, 열 사이클링) 모두에서 T0 대비 저항 분포 변화가 거의 없었다. 이는 C2C BLT 감소로 인한 범프 설계 변경에도 불구하고 접합 무결성이 유지됐음을 의미한다.

도전 2: Advanced Packaging과의 열기계적 스트레스 상호작용

HBM은 전통적으로 실리콘 인터포저(Silicon Interposer, CoWoS-S) 위에 GPU/TPU와 함께 조립된다. 그러나 AI 시스템의 연산 요구가 커지면서 단일 패키지에 더 많은 ASIC과 HBM을 집적해야 하고, 이를 위해 인터포저 크기를 늘려야 한다. 실리콘 인터포저는 크기를 키울수록 수율과 비용 문제가 커지기 때문에, 대안 기술이 산업 전반에서 주목받고 있다.

세 가지 주요 기술을 비교하면 다음과 같다.

• 실리콘 인터포저 (CoWoS-S): 기존 표준. 실리콘으로 만들어진 인터포저 위에 HBM과 로직 다이를 조립. CTE가 실리콘과 동일(~3 ppm/°C)해 열팽창 미스매치가 최소화된다.
• 실리콘 브리지 (Silicon Bridge): 유기 기판 위에 국소적으로 실리콘 브리지 칩렛을 삽입하는 하이브리드 방식. 실리콘 인터포저보다 확장성이 좋지만, 브리지와 유기 기판의 CTE 혼재로 복잡한 응력 분포가 생긴다.
• Advanced Substrate: 유기 기판(Organic Substrate) 기반. 대면적에서 비용 효율이 높고 확장성이 뛰어나지만, CTE가 실리콘 대비 훨씬 크다(1520 ppm/°C).

논문은 동일한 플로어플랜, 동일한 패키지 크기에서 세 기술의 HBM 열기계적 스트레스를 시뮬레이션으로 비교했다.

스트레스 분포(Fig. 5d~f)를 보면, 실리콘 인터포저(d)에서는 코너부에 국한된 응력이 실리콘 브리지(e)와 Advanced Substrate(f)에서는 넓은 영역으로 확산되는 것을 확인할 수 있다.

Fig. 6의 정량 비교에서 Advanced Substrate의 스트레스 증가가 특히 두드러진다. Base Die와 Core Die 모두 실리콘 인터포저 대비 약 1.35~1.39배 높은 스트레스를 받는다.

여기서 한 가지 중요한 인사이트가 있다. 패키지 전체의 워피지 거동을 살펴보면 이야기가 달라진다.

Fig. 7을 보면 세 기술의 패키지 워피지 프로파일이 거의 동일하다. 즉, 전체 패키지가 얼마나 휘는지는 기판 종류에 크게 영향을 받지 않는다. 그럼에도 내부 다이 스트레스가 차이나는 이유는, 스트레스가 전체 변형이 아니라 HBM과 기판 사이의 국소적인 CTE 미스매치에서 비롯되기 때문이다. CTE 측정 결과 실리콘 브리지는 2.3x, Advanced Substrate는 2.7x 높은 CTE를 보였다.

도전 3: ELK 스트레스 — HBM4만의 새로운 위협

HBM4에는 소비 전력 절감을 위해 로직 베이스 다이에 ELK(Extremely Low-k) BEOL 층이 처음 도입됐다. ELK 유전체는 유전율을 낮추기 위해 다공성(porous) 구조를 가지므로, 기계적 강도가 일반 Low-k 소재보다 훨씬 취약하다.

💡 BEOL과 ELK란? BEOL(Back-End of Line) 은 반도체 제조 공정 중 배선 단계를 가리킨다. 트랜지스터를 형성하는 앞단(FEOL) 이후, 금속 배선(구리)으로 소자들을 서로 연결하는 수십 개의 층이 BEOL에 해당한다. 배선 사이를 채우는 절연체(유전체)의 유전율(k)이 낮을수록 신호 간 간섭과 소비 전력이 줄어든다. ELK(Extremely Low-k) 는 k값을 극도로 낮추기 위해 유전체 내부를 다공성(porous) 구조로 만든 소재다. 그러나 구멍이 많아질수록 기계적 강도가 크게 떨어지기 때문에, 외부 스트레스에 취약해진다는 단점이 있다.

Fig. 8(a)는 시뮬레이션 방법론을 잘 보여준다. 전체 패키지 수준의 워피지 변형을 먼저 계산하고, 이를 HBM의 마이크로 범프 영역에 맵핑한 뒤, 국소적인 uBump 시뮬레이션으로 ELK 응력을 추출하는 멀티스케일 접근법이다.

Fig. 8(c)의 결과가 핵심이다. ELK 스트레스(막대)와 CTE 미스매치(선)가 기판 종류에 따라 함께 증가하는 강한 상관관계를 보이며, 특히 Advanced Substrate에서 ELK 스트레스가 실리콘 인터포저 대비 2.5배에 달한다. 이는 단순한 공정 최적화로 흡수하기 어려운 수준이다.

논문은 이에 대해 실리콘/패키지 설계 단계에서부터 ELK 스트레스 완화 방법론을 co-design에 반영해야 한다고 결론짓는다.

정리하며

이 논문이 제시하는 메시지는 명확하다. HBM4 이후의 메모리 발전은 단순한 공정 미세화만으로는 달성될 수 없다. 다이 스태킹, 패키지 기술, 소재 선택, 실리콘 설계가 함께 공동 최적화(co-optimization) 되어야 한다.

특히 두 가지 결과가 인상적이었다. 첫째, 패키지 워피지는 기판 종류에 무관하게 유사하지만 내부 다이 스트레스는 크게 다르다는 점 — 이는 패키지 수준의 거시적 지표만으로 신뢰성을 판단하면 안 된다는 교훈을 준다. 둘째, ELK 도입이라는 소자 수준의 변화가 패키지 통합 환경에서 예상치 못한 신뢰성 위협으로 이어진다는 점 — 앞으로 소자와 패키지 설계가 더욱 긴밀하게 연계되어야 함을 시사한다.

HBM의 발전이 단지 메모리 스펙 경쟁이 아니라, 소재·공정·설계가 얽혀 있는 복잡한 엔지니어링 문제임을 다시 한번 실감하게 해주는 논문이었다.