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[Paper Review] 웨이퍼 양면을 잇는 고밀도 연결 기술

250nm 하이브리드 본딩과 120nm 후면 비아, 그리고 극한 웨이퍼 박형화

Jul 28, 2026 - 6 minute read

L. Witters et al., “High-density wafer level connectivity using frontside hybrid bonding at 250nm pitch and backside through-dielectric vias at 120nm pitch after extreme wafer thinning,” IMEC / ASM, VLSI 2025.

3D 패키지에서 여러 칩을 쌓는 것 자체는 이제 낯설지 않다. 그런데 칩을 더 촘촘히, 더 많이 쌓으려면 단순히 위아래로만 연결하는 것을 넘어 웨이퍼의 앞면과 뒷면 모두에서 고밀도 연결을 만들어야 한다. IMEC의 이 논문은 전면(Frontside)에서 250nm 피치의 하이브리드 본딩, 후면(Backside)에서 120nm 피치의 비아 연결을 동시에 구현하는 연구를 다룬다.

Fig. 1. 고밀도 3D 패키지의 전체 구조 개념도. 왼쪽 확대 단면에서 상단은 전면 하이브리드 본딩(PADT/PADB 패드 접합), 하단은 후면 TDV 연결을 보여준다. 오른쪽은 이 구조가 실제 이종 3D 패키지에서 어떻게 쌓이는지를 나타낸다.

Fig. 1. 고밀도 3D 패키지의 전체 구조 개념도. 왼쪽 확대 단면에서 상단은 전면 하이브리드 본딩(PADT/PADB 패드 접합), 하단은 후면 TDV 연결을 보여준다. 오른쪽은 이 구조가 실제 이종 3D 패키지에서 어떻게 쌓이는지를 나타낸다.

왜 웨이퍼 양면 연결인가

칩렛(chiplet) 기반 3D 패키지는 여러 다이를 쌓아 집적도를 높인다. 이때 칩 간 연결 밀도가 높을수록 대역폭과 전력 효율이 올라간다. 지금까지는 전면 하이브리드 본딩이 주로 쓰였지만, 칩을 더 많이 쌓을수록 양면 모두에서 조밀한 연결이 필요해진다(Fig. 1).

논문이 해결하려는 핵심 문제는 두 가지다.

  • 전면 하이브리드 본딩 피치를 400nm에서 250nm로 축소
  • 극한 웨이퍼 박형화(extreme wafer thinning) 후 후면에서 120nm 피치 TDV 연결 구현

전면: 250nm 하이브리드 본딩

하이브리드 본딩(Hybrid Bonding) 은 구리(Cu) 패드와 유전체를 동시에 직접 접합하는 기술이다. 기존 솔더 범프 없이 웨이퍼 표면을 맞대어 붙이기 때문에 수백 nm 피치까지 연결 밀도를 높일 수 있다.

💡 하이브리드 본딩이란? 두 웨이퍼의 Cu 패드와 SiO₂/SiCN 유전체 표면을 동시에 직접 접합하는 기술이다. 솔더 범프 없이 수백 nm 간격의 초고밀도 연결이 가능하다. 접합 후 어닐링(열처리)을 통해 Cu가 팽창하며 패드 간 전기적 연결이 완성된다.

논문에서 사용하는 패드 스택은 SiCN/SiO₂/SiCN 샌드위치 구조다. Cu 전기 도금 시 종횡비(aspect ratio)를 유지하기 위해 패드 깊이를 기존 350nm에서 250nm로 함께 축소했다.

Fig. 2. 250nm 헥사고날 패드 배열에서 접합된 상하 패드(PADT/PADB)의 TEM 단면 이미지. 접합 계면(Bonding interface)을 기준으로 위쪽이 상부 웨이퍼 패드(PADT), 아래쪽이 하부 웨이퍼 패드(PADB)다. 스케일 바 200nm 기준으로 패드 피치가 얼마나 촘촘한지 확인할 수 있다.

Fig. 2. 250nm 헥사고날 패드 배열에서 접합된 상하 패드(PADT/PADB)의 TEM 단면 이미지. 접합 계면(Bonding interface)을 기준으로 위쪽이 상부 웨이퍼 패드(PADT), 아래쪽이 하부 웨이퍼 패드(PADB)다. 스케일 바 200nm 기준으로 패드 피치가 얼마나 촘촘한지 확인할 수 있다.

Fig. 2의 TEM 이미지를 보면 접합 계면을 사이에 두고 상하 Cu 패드가 밀착되어 있음을 확인할 수 있다. 피치를 줄이면 가장 먼저 문제가 되는 것이 패드 리세스(pad recess) 다. 리세스가 패드마다 균일하지 않으면 접합 불량이 발생한다. 논문은 400nm 피치와 250nm 피치 간 리세스 차이가 1nm 미만임을 AFM으로 확인했다.

오버레이(overlay) 정확도 도 핵심이다. 피치가 400nm 이하로 내려가면 정렬 오차가 수율에 직접 영향을 준다. 논문에서는 다이의 90%에서 상하 패드 간 오버레이 오차가 80nm 이내임을 달성했다.

수율은 10만 개 이상의 하이브리드 본딩 링크를 포함한 데이지 체인으로 검증했다.

Fig. 3. 상하 패드 크기가 동일한 경우, 피치별 하이브리드 본딩 전기 수율. 250nm(빨강)부터 500nm(연두)까지 모든 피치에서 90% 이상 수율을 달성했다. 피치가 줄어들수록 링크당 저항이 높아지는 경향이 있다.

Fig. 3. 상하 패드 크기가 동일한 경우, 피치별 하이브리드 본딩 전기 수율. 250nm(빨강)부터 500nm(연두)까지 모든 피치에서 90% 이상 수율을 달성했다. 피치가 줄어들수록 링크당 저항이 높아지는 경향이 있다.

Fig. 4. 상하 패드 크기가 비대칭인 경우의 피치별 전기 수율. Fig. 3과 비교해 저항 분포가 좁고 균일해진 것을 볼 수 있다. 이는 패드 크기 비대칭이 Cu 팽창 메커니즘에 유리하게 작용하기 때문이다.

Fig. 4. 상하 패드 크기가 비대칭인 경우의 피치별 전기 수율. Fig. 3과 비교해 저항 분포가 좁고 균일해진 것을 볼 수 있다. 이는 패드 크기 비대칭이 Cu 팽창 메커니즘에 유리하게 작용하기 때문이다.

Fig. 3과 Fig. 4를 보면 250nm~500nm 전 피치에서 전기적 연속성 수율 90% 초과를 달성했으며, 패드 크기가 상하 비대칭인 경우(Fig. 4)에도 동등한 수율을 유지했다.

후면: 120nm 피치 TDV 연결

하이브리드 본딩이 전면 연결을 담당한다면, 후면 연결은 TDV(Through-Dielectric Via) 가 맡는다. TDV는 웨이퍼를 극한까지 얇게 갈아낸 뒤 후면에서 전면의 금속 배선(M0)까지 뚫는 비아다.

💡 TDV(Through-Dielectric Via)란? 웨이퍼를 극단적으로 얇게 갈아낸 후 후면 유전체층을 관통해 전면 금속 배선(M0)에 연결하는 수직 비아다. TSV(Through-Silicon Via)가 실리콘을 관통하는 것과 달리, TDV는 실리콘을 완전히 제거하거나 STI(Shallow Trench Isolation) 바닥까지 얇게 만든 뒤 유전체층만을 관통한다. 이를 통해 더 미세한 피치 연결이 가능하다.

전면 Cu 배선(M0)과 후면 금속(BSM, Backside Metal)을 잇는 FS-to-BS TDV 연결은 120nm 피치에서 구현된다. Fig. 6에서 실제 TDV 단면 구조를 확인할 수 있다.

Fig. 6. 완성된 FS-to-BS TDV 연결의 TEM 단면. (a) Barrier-less Mo 충전 TDV: TDV 하단 폭 20nm, BSM 폭 50nm, 하부에 전면 M0 배선이 연결된다. (b) TiN/W 충전 TDV: BDI(Backside Dielectric Insulating) 층으로 실리콘과 TDV가 절연되어 있다. 두 이미지는 서로 직교하는 방향에서 촬영됐다.

Fig. 6. 완성된 FS-to-BS TDV 연결의 TEM 단면. (a) Barrier-less Mo 충전 TDV: TDV 하단 폭 20nm, BSM 폭 50nm, 하부에 전면 M0 배선이 연결된다. (b) TiN/W 충전 TDV: BDI(Backside Dielectric Insulating) 층으로 실리콘과 TDV가 절연되어 있다. 두 이미지는 서로 직교하는 방향에서 촬영됐다.

BSM 최소 선폭 55nm, TDV 하단 폭 20nm, BSM과 TDV 간 오버레이 마진은 15nm다. 이 마진이 얼마나 타이트한지는 Fig. 5의 오버레이 맵에서 잘 드러난다.

Fig. 5. 노출별 고차 보정(high-order corrections per exposure) 적용 후 BSM 노광 시 측정한 BSM-TDV 오버레이 잔류 맵. 중앙부는 대부분 파란색(0-3.5nm)으로 양호하며, 가장자리 일부에서만 오버레이 오차가 커진다. 스케일 바 12nm 기준.

Fig. 5. 노출별 고차 보정(high-order corrections per exposure) 적용 후 BSM 노광 시 측정한 BSM-TDV 오버레이 잔류 맵. 중앙부는 대부분 파란색(0-3.5nm)으로 양호하며, 가장자리 일부에서만 오버레이 오차가 커진다. 스케일 바 12nm 기준.

Fig. 5를 보면 웨이퍼 중앙부는 오버레이 오차가 작지만 가장자리에서 오차가 커지는 경향이 있다. 이는 하이브리드 본딩 과정에서 발생하는 웨이퍼 변형이 가장자리에 집중되기 때문이다.

두 가지 박형화 방식

극한 박형화는 STI 바닥 너머까지 실리콘을 제거해야 한다. 논문은 두 가지 방법을 비교했다.

Fig. 7. 방식 1: SiGe 에치 스톱 + 습식 식각 통합 흐름. 전면에서 TDV를 STI 바닥까지 패터닝하고 SiO₂ 라이너를 삽입한다. 후면에서 습식 Si 식각으로 SiGe ESL에서 정지(a), SiGe 제거(b), BDI 증착 및 TDV 오프닝 CMP(c), BSM 패터닝(d) 순으로 진행된다.

Fig. 7. 방식 1: SiGe 에치 스톱 + 습식 식각 통합 흐름. 전면에서 TDV를 STI 바닥까지 패터닝하고 SiO₂ 라이너를 삽입한다. 후면에서 습식 Si 식각으로 SiGe ESL에서 정지(a), SiGe 제거(b), BDI 증착 및 TDV 오프닝 CMP(c), BSM 패터닝(d) 순으로 진행된다.

Fig. 8. 방식 2: 선택적 Si CMP + STI 바닥 정지 통합 흐름. 전면에서 TDV를 STI 바닥 50nm 위까지 패터닝한다. 후면에서 선택적 Si CMP로 STI 바닥에서 정지(a), Si 리세스 식각(b), BDI 증착 및 TDV 오프닝 CMP(c), BSM 패터닝(d) 순으로 진행된다.

Fig. 8. 방식 2: 선택적 Si CMP + STI 바닥 정지 통합 흐름. 전면에서 TDV를 STI 바닥 50nm 위까지 패터닝한다. 후면에서 선택적 Si CMP로 STI 바닥에서 정지(a), Si 리세스 식각(b), BDI 증착 및 TDV 오프닝 CMP(c), BSM 패터닝(d) 순으로 진행된다.

두 방식의 차이를 정리하면 다음과 같다.

방식 1 (Fig. 7)방식 2 (Fig. 8)
박형화 정지층SiGe 에치 스톱STI 바닥
TDV 전면 패터닝 깊이STI 바닥까지 (SiO₂ 라이너 포함)STI 바닥 50nm 위까지
Si 제거 방법습식 식각 → SiGe 제거선택적 Si CMP → Si 리세스 식각
특이사항전면 공정에 SiGe ESL 삽입 필요SiGe 층 불필요, 공정 단순

TDV 금속: Mo vs. TiN/W

TDV를 채우는 금속 후보는 Mo(몰리브데넘) 와 TiN/W(질화티타늄/텅스텐) 두 가지다.

Fig. 9. 방식 1(습식 식각)에서 Mo(빨강)와 TiN/W(파랑)의 링크당 데이지 체인 저항 분포. Mo는 50-110 Ω 범위에 좁게 집중되는 반면, TiN/W는 130-250 Ω 이상으로 넓게 분포한다.

Fig. 9. 방식 1(습식 식각)에서 Mo(빨강)와 TiN/W(파랑)의 링크당 데이지 체인 저항 분포. Mo는 50-110 Ω 범위에 좁게 집중되는 반면, TiN/W는 130-250 Ω 이상으로 넓게 분포한다.

Fig. 10. 방식 2(선택적 Si CMP)에서 Mo(빨강)와 TiN/W(파랑)의 링크당 저항 분포. 방식 1보다 전반적으로 저항이 낮아졌으며, Mo는 20-35 Ω으로 매우 좁은 분포를 보인다. TiN/W는 40-85 Ω으로 여전히 Mo보다 높고 넓다.

Fig. 10. 방식 2(선택적 Si CMP)에서 Mo(빨강)와 TiN/W(파랑)의 링크당 저항 분포. 방식 1보다 전반적으로 저항이 낮아졌으며, Mo는 20-35 Ω으로 매우 좁은 분포를 보인다. TiN/W는 40-85 Ω으로 여전히 Mo보다 높고 넓다.

Fig. 9와 Fig. 10 모두에서 Mo가 TiN/W보다 저항이 낮고 분포가 좁다. 두 박형화 방식 모두 Mo를 선호 금속으로 지목하는 근거다. 방식 2가 방식 1보다 전반적으로 저항이 낮게 나온 것도 주목할 만하다.

후면 절연 검증

박형화로 능동 실리콘(active Si)이 후면으로 노출될 수 있어, BSM과 능동 Si 사이의 절연이 중요하다. 이를 BDI(SiN/SiO₂) 층이 담당한다.

Fig. 11. BSM과 능동 실리콘 사이 누설 전류 분포. Mo(빨강)와 TiN/W(파랑) 모두 누설 전류가 10⁻¹³ - 10⁻¹² A 수준으로, 10⁻¹⁰ A 이상인 TDV/M0 경로보다 훨씬 낮다. 오른쪽 다이어그램은 측정 구조(active, contact, M0, TDV, BSM)를 보여준다.

Fig. 11. BSM과 능동 실리콘 사이 누설 전류 분포. Mo(빨강)와 TiN/W(파랑) 모두 누설 전류가 10⁻¹³ - 10⁻¹² A 수준으로, 10⁻¹⁰ A 이상인 TDV/M0 경로보다 훨씬 낮다. 오른쪽 다이어그램은 측정 구조(active, contact, M0, TDV, BSM)를 보여준다.

Fig. 11을 보면 두 금속 모두 BSM-능동 Si 간 누설이 10⁻¹³~10⁻¹² A 수준으로 극히 낮다. BDI 층이 후면 절연을 충분히 확보하고 있음을 의미한다.

후면 리소그래피 오버레이 문제

하이브리드 본딩 공정은 두 웨이퍼를 맞붙이는 과정에서 웨이퍼 변형(distortion) 을 일으킨다. 이 변형이 후면 리소그래피 오버레이 정확도를 저해한다.

Fig. 12. 본딩 후 후면 리소그래피 오버레이 잔류 맵. (a) 웨이퍼 대 웨이퍼 오버레이에 최적화한 본딩 레시피: 오버레이 정확도는 높지만 국소적인 비선형 변형 핫스팟(노란색~빨간색)이 여러 곳에 나타난다. (b) 비선형 변형 최소화에 최적화한 레시피: 핫스팟이 웨이퍼 중앙 한 곳으로 집중되지만 전체 오버레이 정확도는 낮아진다.

Fig. 12. 본딩 후 후면 리소그래피 오버레이 잔류 맵. (a) 웨이퍼 대 웨이퍼 오버레이에 최적화한 본딩 레시피: 오버레이 정확도는 높지만 국소적인 비선형 변형 핫스팟(노란색~빨간색)이 여러 곳에 나타난다. (b) 비선형 변형 최소화에 최적화한 레시피: 핫스팟이 웨이퍼 중앙 한 곳으로 집중되지만 전체 오버레이 정확도는 낮아진다.

Fig. 12는 두 가지 보정 전략의 trade-off를 명확히 보여준다.

  • 전략 A (Fig. 12a): 웨이퍼 대 웨이퍼 오버레이에 최적화 → 전체 오버레이 정확도는 높지만 비선형 변형 핫스팟이 여러 곳에 분산
  • 전략 B (Fig. 12b): 비선형 변형 최소화에 최적화 → 핫스팟이 한 곳으로 집중되지만 전체 오버레이 정확도 저하

노출별 고차 보정(high-order corrections per exposure)을 적용하면(Fig. 5) 오버레이 잔류 오차를 상당히 줄일 수 있지만, 오버레이 정확도와 변형 관리 사이의 trade-off는 공정 설계의 핵심 변수로 남는다.

정리하며

이 논문이 보여주는 방향은 명확하다. 고밀도 3D 패키지는 이제 전면만이 아니라 웨이퍼 양면을 동시에 활용하는 연결 구조로 진화하고 있다.

특히 인상적인 것은 두 가지다. 첫째, 250nm 하이브리드 본딩에서 10만 개 이상의 링크를 테스트해 90% 수율을 달성했다는 점 — 단순한 공정 가능성이 아니라 실용 수준의 수율임을 의미한다. 둘째, 극한 박형화 이후 120nm 피치 TDV를 구현하면서 BDI를 통한 후면 절연까지 함께 확보했다는 점 — 이 두 가지를 단일 공정 플로우 안에서 달성한 것은 쉽지 않은 결과다.

앞으로 남은 과제는 하이브리드 본딩으로 인한 웨이퍼 변형과 후면 리소그래피 정밀도 간의 trade-off다. Fig. 12가 보여주듯 오버레이 정확도와 비선형 변형 관리는 현재 서로 타협해야 하는 관계에 있다. 양면 고밀도 연결이 상용 공정에 안착하려면 이 문제의 해결이 핵심 관문이 될 것으로 보인다.