[Paper Review] 웨이퍼 양면을 잇는 고밀도 연결 기술

L. Witters et al., “High-density wafer level connectivity using frontside hybrid bonding at 250nm pitch and backside through-dielectric vias at 120nm pitch after extreme wafer thinning,” IMEC / ASM, VLSI 2025.

3D 패키지에서 여러 칩을 쌓는 것 자체는 이제 낯설지 않다. 그런데 칩을 더 촘촘히, 더 많이 쌓으려면 단순히 위아래로만 연결하는 것을 넘어 웨이퍼의 앞면과 뒷면 모두에서 고밀도 연결을 만들어야 한다. IMEC의 이 논문은 앞면(Frontside)에서 250nm 피치의 하이브리드 본딩, 뒷면(Backside)에서 120nm 피치의 비아 연결을 함께 구현하는 연구를 다룬다.

250nm, 120nm가 얼마나 작은 숫자인지, 웨이퍼에 앞면과 뒷면이 왜 따로 있는지부터 차근차근 짚어보자.

들어가기 전에: 칩의 앞면과 뒷면

웨이퍼와 칩의 단면

반도체 칩은 웨이퍼라는 둥근 실리콘 원판 위에 만들어진다. 표준 300mm 웨이퍼의 두께는 약 0.775mm인데, 이 두께 전부가 회로로 쓰이는 것은 아니다. 칩을 옆에서 잘라보면 대략 이런 구조다.

• 앞면(frontside): 트랜지스터가 만들어지는 실리콘 표면의 아주 얕은 층, 그리고 그 위에 수십 층으로 쌓인 금속 배선. 실제로 일을 하는 부분이다.
• 뒷면(backside): 트랜지스터 아래의 두꺼운 실리콘 덩어리. 만드는 동안 웨이퍼가 깨지지 않게 받쳐주는 받침대 역할만 한다.

건물에 비유하면, 앞면은 사람이 사는 지상층과 그 위의 복잡한 전선·배관이고, 뒷면은 두꺼운 콘크리트 기초다. 트랜지스터는 표면의 수백 nm 안에만 있으니, 이론적으로는 기초를 거의 다 갈아내도 회로는 멀쩡하다.

배선층과 M0

트랜지스터 위에는 신호와 전기를 나르는 금속 배선이 여러 층 쌓여 있다. 트랜지스터에 가장 가까운 맨 아래 배선층을 M0(Metal 0)라고 부르고, 위로 갈수록 M1, M2 … 로 번호가 올라간다. 아래층일수록 배선이 가늘고 촘촘하다. 도시로 치면 M0는 집 앞 골목길, 위층은 간선도로와 고속도로다.

왜 뒷면을 쓰려 하는가

지금까지 칩의 연결은 거의 전부 앞면에서 이루어졌다. 그런데 칩을 여러 장 쌓으면, 가운데 끼인 칩은 위 칩과도 아래 칩과도 연결되어야 한다. 앞면만으로는 한쪽밖에 연결할 수 없으니, 뒷면에서도 촘촘한 연결 통로가 필요해진다. 최근에는 전원 배선을 뒷면으로 옮기는 기술도 활발히 연구되고 있어, 뒷면 활용은 반도체 업계 전반의 흐름이 되고 있다.

칩렛과 3D 패키지

칩렛(chiplet)은 하나의 거대한 칩을 만드는 대신, 기능별로 작은 칩 여러 개를 만들어 레고처럼 조립하는 방식이다. 이 칩렛들을 위로 쌓으면 3D 패키지가 된다. 칩 사이의 연결 통로가 촘촘할수록(연결 밀도가 높을수록) 더 많은 데이터를 동시에 주고받을 수 있고, 신호가 이동하는 거리가 짧아져 전력도 덜 든다.

피치: 얼마나 촘촘한가

피치(pitch)는 이웃한 연결 단자 중심 사이의 간격이다. 이 논문의 250nm 피치는 머리카락 굵기(약 80,000nm)의 약 300분의 1 간격으로 연결 단자가 늘어서 있다는 뜻이다. 120nm는 그 절반보다 더 작다. 1mm²(샤프심 끝 정도 면적)에 연결 통로를 수천만 개 만들 수 있는 밀도다.

왜 웨이퍼 양면 연결인가

칩렛 기반 3D 패키지는 여러 다이를 쌓아 집적도를 높인다. 이때 칩 간 연결 밀도가 높을수록 대역폭과 전력 효율이 올라간다. 지금까지는 앞면 하이브리드 본딩이 주로 쓰였지만, 칩을 더 많이 쌓을수록 양면 모두에서 조밀한 연결이 필요해진다(Fig. 1).

Fig. 1 왼쪽 확대 단면을 보면, 한 칩의 위쪽(앞면)은 하이브리드 본딩으로 다른 칩과 붙어 있고, 아래쪽(뒷면)은 TDV라는 수직 통로로 또 다른 층과 이어진다. 가운데 칩이 샌드위치 속 재료처럼 양쪽 모두와 연결되는 구조다.

논문이 해결하려는 핵심 문제는 두 가지다.

• 앞면 하이브리드 본딩 피치를 400nm에서 250nm로 축소
• 웨이퍼를 극단적으로 얇게 갈아낸(extreme wafer thinning) 뒤, 뒷면에서 120nm 피치 TDV 연결 구현

앞면: 250nm 하이브리드 본딩

하이브리드 본딩(hybrid bonding)은 구리(Cu) 패드와 절연막(유전체)을 동시에 직접 접합하는 기술이다. 기존의 솔더 범프(작은 땜납 공)는 녹으면 옆으로 퍼지기 때문에 간격을 좁히는 데 한계가 있다. 하이브리드 본딩은 땜납 없이 웨이퍼 표면을 맞대어 붙이기 때문에 수백 nm 피치까지 연결 밀도를 높일 수 있다.

💡 하이브리드 본딩이란? 두 웨이퍼의 Cu 패드와 SiO₂/SiCN 유전체 표면을 동시에 직접 접합하는 기술이다. 먼저 표면을 원자 수준으로 매끈하게 갈아낸 뒤 맞대면, 유전체끼리 원자 사이의 인력으로 저절로 달라붙는다. 아주 매끈한 유리판 두 장이 떨어지지 않는 것과 비슷하다. 이후 어닐링(열처리)을 하면 유전체 사이 결합이 단단해지고, Cu가 열에 팽창하면서 위아래 패드가 맞닿아 전기적 연결이 완성된다. 솔더 범프 없이 수백 nm 간격의 초고밀도 연결이 가능하다.

논문에서 사용하는 패드 주변 절연막은 SiCN/SiO₂/SiCN 샌드위치 구조다. SiCN(실리콘 탄질화물)은 Cu 원자가 절연막 속으로 스며드는 것을 막아주고 접합력도 좋은 소재다.

패드를 만들 때는 절연막에 구멍을 판 뒤 전기 도금으로 Cu를 채운다. 이때 구멍의 종횡비(aspect ratio, 깊이 ÷ 폭)가 너무 크면 좁고 깊은 구멍 바닥까지 Cu가 고르게 차지 않고 속에 빈틈이 생긴다. 좁은 컵 바닥까지 페인트를 칠하기 어려운 것과 같다. 그래서 피치를 줄여 패드 폭이 좁아진 만큼, 패드 깊이도 기존 350nm에서 250nm로 함께 줄였다.

TEM(투과 전자현미경)은 아주 얇게 자른 시료에 전자를 통과시켜 원자 수준까지 내부를 보는 현미경이다. Fig. 2는 붙인 두 웨이퍼를 잘라 옆에서 본 모습으로, 가운데 접합면을 사이에 두고 위 웨이퍼의 패드(PADT, Top)와 아래 웨이퍼의 패드(PADB, Bottom)가 딱 맞물려 있다. 헥사고날(hexagonal) 배열은 패드를 벌집처럼 육각형 격자로 배치해 같은 간격에서 더 많이 채우는 방식이다.

리세스: 패드가 얼마나 들어가 있는가

피치를 줄이면 가장 먼저 문제가 되는 것이 패드 리세스(pad recess)다. 표면을 연마하고 나면 Cu 패드는 주변 절연막보다 아주 살짝(수 nm) 낮게 들어가 있게 된다. 이 약간의 오목함은 일부러 만드는 것이다. 절연막끼리 먼저 확실히 맞닿게 한 뒤, 열처리 때 Cu가 팽창하며 그 틈을 메우도록 하기 위해서다.

문제는 이 깊이가 패드마다 균일해야 한다는 점이다. 너무 깊은 패드는 Cu가 팽창해도 위 패드에 닿지 못하고, 너무 얕거나 튀어나온 패드는 절연막이 맞닿는 것을 방해한다. 논문은 AFM(원자간력현미경, 아주 뾰족한 바늘로 표면을 더듬어 높낮이를 재는 장비)으로 측정해 400nm 피치와 250nm 피치 사이의 리세스 차이가 1nm 미만임을 확인했다. 피치를 줄여도 리세스 제어가 유지된 것이다.

오버레이: 얼마나 정확히 겹쳤는가

오버레이(overlay) 정확도도 핵심이다. 오버레이 오차는 위 패드와 아래 패드가 정확히 겹치지 않고 어긋난 거리다. 피치가 400nm 이하로 내려가면, 수십 nm만 어긋나도 패드가 맞닿는 면적이 크게 줄어 수율에 직접 영향을 준다. 논문에서는 다이의 90%에서 상하 패드 간 오버레이 오차를 80nm 이내로 맞췄다.

수율: 10만 개를 한 줄로 이어 검사하다

수율은 10만 개 이상의 하이브리드 본딩 연결을 한 줄로 이은 데이지 체인으로 검증했다. 데이지 체인은 크리스마스 전구 줄처럼 수많은 연결부를 직렬로 이어, 그중 하나라도 끊기면 전체에 전기가 통하지 않게 만든 시험 회로다. 10만 개가 한 번에 모두 이어져야 통과로 인정되니 매우 엄격한 시험이다.

Fig. 3과 Fig. 4의 그래프 읽는 법을 짚어보자. 가로축은 링크당 저항(연결 하나를 지날 때의 전기 저항), 세로축은 누적 비율이다. 곡선이 세로로 곧게 서 있을수록 모든 연결의 저항이 비슷하게 고르다는 뜻이고, 오른쪽으로 치우칠수록 저항이 높다. 피치가 작아지면 패드도 작아져 전기가 지나갈 단면이 좁아지니 저항이 올라가는 것이 자연스럽다.

• 패드 크기가 같은 경우(Fig. 3): 위아래 패드가 같은 크기라, 조금만 어긋나도 겹치는 면적이 줄어든다.
• 패드 크기가 비대칭인 경우(Fig. 4): 한쪽 패드를 더 크게 만들어, 작은 패드가 조금 어긋나도 큰 패드 위에 여전히 올라가 있게 한다. 과녁을 크게 만들어 화살이 빗나가도 맞게 하는 셈이다. 저항 분포가 더 좁고 균일해졌다.

250nm~500nm 전 피치에서 전기적 연결 수율 90% 초과를 달성했으며, 패드 크기가 상하 비대칭인 경우에도 동등한 수율을 유지했다.

뒷면: 120nm 피치 TDV 연결

하이브리드 본딩이 앞면 연결을 담당한다면, 뒷면 연결은 TDV(Through-Dielectric Via)가 맡는다. 비아(via)는 서로 다른 층을 수직으로 잇는 금속 통로다. TDV는 웨이퍼 뒷면을 극한까지 얇게 갈아낸 뒤, 뒷면에서 앞면의 맨 아래 배선(M0)까지 뚫는 비아다.

💡 TDV(Through-Dielectric Via)란? 웨이퍼를 극단적으로 얇게 갈아낸 후 뒷면의 절연층(유전체)을 관통해 앞면 금속 배선(M0)에 연결하는 수직 비아다. 흔히 쓰이는 TSV(Through-Silicon Via)는 수십 μm 두께의 실리콘을 관통해야 해서 굵고 간격이 넓을 수밖에 없다. 반면 TDV는 실리콘을 거의 다 제거하거나 STI(아래 설명) 바닥까지 얇게 만든 뒤 얇은 절연층만 관통하므로, 훨씬 가늘고 촘촘하게 만들 수 있다. 두꺼운 벽을 뚫는 드릴은 굵어야 하지만, 얇은 종이는 바늘로도 뚫을 수 있는 것과 같다.

앞면 Cu 배선(M0)과 뒷면 금속 배선(BSM, Backside Metal)을 잇는 FS-to-BS(Frontside-to-Backside) TDV 연결은 120nm 피치에서 구현된다. Fig. 6에서 실제 TDV 단면 구조를 확인할 수 있다.

BSM 최소 선폭 55nm, TDV 하단 폭 20nm, BSM과 TDV 사이 오버레이 마진은 15nm다. 20nm 폭의 기둥 위에 55nm 폭의 선을 올려야 하는데, 허용되는 어긋남이 15nm뿐이라는 뜻이다. 사람 머리카락 굵기의 수천 분의 일 수준의 정밀도가 필요하다. 이 마진이 얼마나 빠듯한지는 Fig. 5의 오버레이 맵에서 잘 드러난다.

Fig. 5는 웨이퍼를 위에서 본 지도에, 위치마다 오버레이 오차가 얼마나 남았는지를 색으로 칠한 것이다. 파란색은 오차가 작은 곳, 노랑·빨강은 큰 곳이다. 웨이퍼 중앙부는 오차가 작지만 가장자리에서 커지는 경향이 있다. 하이브리드 본딩으로 두 웨이퍼를 붙이는 과정에서 생기는 웨이퍼 변형이 가장자리에 집중되기 때문이다.

두 가지 박형화 방식

뒷면에서 TDV를 드러내려면 실리콘을 STI 바닥 너머까지 제거해야 한다. STI(Shallow Trench Isolation)는 이웃한 트랜지스터끼리 전기가 새지 않도록 실리콘에 얕은 도랑을 파고 절연체를 채워 넣은 칸막이다. 트랜지스터들 사이에 세운 담장이라고 보면 된다. 박형화는 이 담장의 바닥이 뒷면에서 드러날 정도까지 실리콘을 걷어내는 일이다.

수백 μm의 실리콘을 갈아내다가 딱 원하는 깊이에서 멈추는 것은 쉽지 않다. 그래서 “여기서 멈춰라"는 신호가 되는 층, 에치 스톱층(etch stop layer)을 활용한다. 목공에서 드릴에 끼우는 깊이 스토퍼처럼, 깎는 속도가 확 느려지는 물질을 원하는 깊이에 미리 넣어두는 것이다. 논문은 두 가지 방법을 비교했다.

방식 1은 웨이퍼를 만들 때 실리콘 속에 SiGe(실리콘-저마늄) 층을 미리 끼워 넣는다. 뒷면에서 약품으로 실리콘을 녹여내는 습식 식각을 하면, 이 약품은 실리콘은 잘 녹이지만 SiGe는 잘 못 녹이기 때문에 SiGe 층에서 자연스럽게 멈춘다. 그다음 SiGe 층을 따로 제거하고, 뒷면 절연막(BDI)을 덮은 뒤 표면을 연마(CMP, 화학기계적 연마)해 TDV 끝을 드러내고, 그 위에 뒷면 배선(BSM)을 만든다.

방식 2는 별도의 SiGe 층 없이, 이미 있는 STI 담장 바닥 자체를 멈춤 신호로 쓴다. 실리콘은 잘 깎고 STI의 산화막은 잘 못 깎는 선택적 CMP로 갈아내면 STI 바닥이 드러나는 지점에서 멈춘다. 그 뒤 실리콘을 조금 더 파내고(리세스 식각), 방식 1과 같은 순서로 절연막·연마·배선을 진행한다.

두 방식의 차이를 정리하면 다음과 같다.

TDV 금속: Mo vs. TiN/W

TDV 구멍을 채우는 금속 후보는 Mo(몰리브데넘)와 TiN/W(질화티타늄/텅스텐) 두 가지다.

폭이 20nm밖에 안 되는 구멍을 채울 때는 금속 종류가 저항에 큰 영향을 준다. 텅스텐(W) 같은 금속은 주변 절연막과 잘 붙게 하고 원자가 스며드는 것을 막기 위해 TiN 같은 얇은 배리어(barrier) 막을 먼저 깔아야 한다. 그런데 구멍 자체가 워낙 좁으니, 배리어 막이 차지하는 몇 nm만으로도 정작 전기가 잘 통하는 금속이 들어갈 공간이 크게 줄어든다. 좁은 수도관 안쪽에 두꺼운 코팅을 하면 물이 흐를 통로가 좁아지는 것과 같다. Fig. 6(a)의 Barrier-less Mo는 이런 배리어 없이 몰리브데넘으로 구멍을 통째로 채울 수 있다는 것이 장점이다.

Fig. 9와 Fig. 10 모두에서 Mo가 TiN/W보다 저항이 낮고 분포가 좁다. 저항이 낮으면 신호가 빠르고 전력 손실이 적으며, 분포가 좁으면 연결마다 품질이 고르다는 뜻이다. 두 박형화 방식 모두 Mo를 선호 금속으로 지목하는 근거다. 방식 2가 방식 1보다 전반적으로 저항이 낮게 나온 것도 주목할 만하다.

뒷면 절연 검증

뒷면을 극단적으로 갈아내면 트랜지스터가 동작하는 실리콘 영역(active Si, 능동 실리콘)이 뒷면 가까이 드러난다. 여기에 뒷면 배선(BSM)이 바로 닿으면 전기가 새어 회로가 오작동한다. 그래서 둘 사이를 BDI(SiN/SiO₂) 절연층이 막아준다.

누설 전류는 전기가 흐르면 안 되는 곳으로 새어나가는 전류다. 10⁻¹² A는 1조 분의 1 암페어(1 pA)로, 스마트폰 충전 전류(약 1A)와 비교하면 사실상 0에 가깝다. 두 금속 모두 BSM과 능동 실리콘 사이 누설이 10⁻¹³~10⁻¹² A 수준으로 극히 낮다. 비교 대상인 TDV/M0 경로(원래 전기가 통해야 하는 경로)보다 수백 배 이상 작으니, BDI 층이 뒷면 절연을 충분히 확보하고 있다는 뜻이다.

뒷면 리소그래피 오버레이 문제

반도체 패턴은 리소그래피(lithography)로 새긴다. 빛에 반응하는 막을 웨이퍼에 바르고, 회로 모양이 그려진 마스크를 통해 빛을 쬐어(노광) 원하는 모양을 찍어낸다. 사진 필름에 이미지를 인화하는 것과 비슷하다. 뒷면 배선(BSM)을 만들 때도 이 방식으로, 이미 만들어진 TDV 기둥 위에 정확히 겹치도록 패턴을 찍어야 한다.

그런데 하이브리드 본딩 공정은 두 웨이퍼를 맞붙이는 과정에서 웨이퍼 변형(distortion)을 일으킨다. 원래 반듯한 격자였던 패턴 위치가 여기저기 조금씩 밀려나는 것이다. 이 변형은 두 종류로 나눌 수 있다.

• 선형 변형: 웨이퍼 전체가 균일하게 늘어나거나, 회전하거나, 한쪽으로 밀리는 변형. 규칙적이라 노광 장비가 쉽게 계산해서 보정할 수 있다.
• 비선형 변형: 위치마다 제각각 다른 방향과 크기로 밀려나는 변형. 고무 시트의 여기저기를 손가락으로 불규칙하게 누른 모습과 같아 보정이 어렵다.

Fig. 12는 본딩 조건(레시피)을 서로 다르게 최적화했을 때 남는 오버레이 오차 지도로, 두 가지 전략의 trade-off를 명확히 보여준다.

• 전략 A (Fig. 12a): 위아래 웨이퍼끼리의 정렬에 최적화 → 전체 오버레이 정확도는 높지만, 보정하기 어려운 비선형 변형 핫스팟이 여러 곳에 흩어져 나타난다.
• 전략 B (Fig. 12b): 비선형 변형 최소화에 최적화 → 핫스팟이 한 곳으로 모이지만 전체 오버레이 정확도는 낮아진다.

즉 두 웨이퍼를 정확히 겹치는 것과 웨이퍼를 덜 비틀리게 붙이는 것이 서로 맞서는 목표다.

앞서 Fig. 5에서 본 노출별 고차 보정(high-order corrections per exposure)은 이 문제를 줄이는 방법이다. 노광은 웨이퍼 전체를 한 번에 찍지 않고 칩 몇 개 크기의 영역씩 나눠 찍는데, 이때 영역마다 단순한 이동·회전을 넘어 복잡한 휘어짐까지 수학적으로 따로 계산해 보정하는 것이다. 이를 적용하면 오버레이 잔류 오차를 상당히 줄일 수 있지만, 오버레이 정확도와 변형 관리 사이의 trade-off는 여전히 공정 설계의 핵심 변수로 남는다.

정리하며

이 논문이 보여주는 방향은 명확하다. 고밀도 3D 패키지는 이제 앞면만이 아니라 웨이퍼 양면을 동시에 활용하는 연결 구조로 진화하고 있다.

특히 인상적인 것은 두 가지다.

첫째, 250nm 하이브리드 본딩에서 10만 개 이상의 연결을 한 줄로 이어 테스트해 90% 수율을 달성했다는 점이다. 단순히 만들 수 있다를 넘어 실용 수준의 수율에 도달했음을 의미한다.

둘째, 웨이퍼를 극한까지 얇게 만든 뒤 120nm 피치 TDV를 구현하면서, BDI를 통한 뒷면 절연까지 함께 확보했다는 점이다. 이 두 가지를 하나의 공정 흐름 안에서 달성한 것은 쉽지 않은 결과다.

앞으로 남은 과제는 하이브리드 본딩으로 인한 웨이퍼 변형과 뒷면 리소그래피 정밀도 사이의 trade-off다. Fig. 12가 보여주듯 오버레이 정확도와 비선형 변형 관리는 현재 서로 타협해야 하는 관계에 있다. 양면 고밀도 연결이 상용 공정에 안착하려면 이 문제의 해결이 핵심 관문이 될 것으로 보인다.

용어 정리